`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); assign c = hahha(a); assign d = hahha(b); function [3:0] hahha; input [3:0]caca; begin hahha[0] = caca[3]; hahha[1] = caca[2]; hahha[2] = caca[1]; hahha[3] = caca[0]; end endfunction ...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0]e; wire [7:0]f; sub_mod uut( .clk(clk), .rst_n(rst_n), .a(a), .b(b), .c(e) ); sub_mod uut1( .clk(clk), .rst_n(rst_n), .a(a), .b(c), .c(f) ); sub_mod uut2( .clk(c...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output input_grant, output [10:0]out ); //*************code***********// reg [10:0]out_reg = 11'd0; reg input_grant_reg = 1'd0; reg [7:0] din = 8'd0; reg [3:0]status = 4'd0; parameter Status_be = 4'd1...

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg q1; always @(posedge clk or negedge rst ) begin if(~rst) begin q1 <= 0; q <= 0; end else begin if (data) begin q1<= ...