`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0] out ); //*************code***********// reg [1:0] status; reg [7:0] d_tmp; parameter STATUS_0 = 0; parameter STATUS_1 = 1; parameter STATUS_2 = 2; parameter STATUS_3 = 3; always@(...