题目描述: 请编写一个序列检测模块,输入信号端口为data,表示数据有效的指示信号端口为data_valid。当data_valid信号为高时,表示此刻的输入信号data有效,参与序列检测;当data_valid为低时,data无效,抛弃该时刻的输入。当输入序列的有效信号满足0110时,拉高序列匹配信号match。 模块的接口信号图如下: 模块的时序图如下: 请使用状态机实现以上功能,画出状态转移图并使用Verilog HDL编写代码实现以上功能,并编写testbench验证模块的功能.
输入描述:
clk:系统时钟信号rst_n:异步复位信号,低电平有效data:单比特信号,待检测的数据data_valid:输入信号有效标志,当该信号为1时,表示输入信号有效


输出描述:
match:当输入信号data满足目标序列,该信号为1,其余时刻该信号为0
加载中...