根据输入信号a,b的大小关系,求解两个数的差值:输入信号a,b为8bit位宽的无符号数。如果ab,则输出a-b,如果a≤b,则输出b-a。 接口信号图如下: 使用Verilog HDL实现以上功能并编写testbench验证。
输入描述:
clk:系统时钟rst_n:复位信号,低电平有效a,b:8bit位宽的无符号数


输出描述:
c:8bit位宽的无符号数
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