题目描述: 现在输入了一个压缩的16位数据,其实际上包含了四个数据[3:0][7:4][11:8][15:12], 现在请按照sel选择输出四个数据的相加结果,并输出valid_out信号(在不输出时候拉低) 0: 不输出且只有此时的输入有效 1:输出[3:0]+[7:4] 2:输出[3:0]+[11:8] 3:输出[3:0]+[15:12] 信号示意图: 波形示意图:
输入描述:
输入信号   d, clk, rst类型 wire在testbench中,clk为周期5ns的时钟,rst为低电平复位


输出描述:
输出信号 validout    out类型  reg 
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