芯动科技数字IC设计二面

1.自我介绍 2.自己挑一个项目介绍 3.具体做了那些事情，有什么难点 4.为什么要用UDP而没有用TCP，UDP会不会丢包，有没有应答机制 5.项目里算是怎么实现的 6.介绍第二个项目 7.用的什么算法，算法精度怎么样 8.为什么要用FreeRTOS 9.任务调度 10.消息队列会不会阻塞 11.任务上下文是在哪切换的 12.PendSV的中断优先级是多少，任务调度会打断CPU自身的中断嘛？ 13.优先级反转 14.看门狗要放在哪种优先级的任务中，为什么？ 15.SPI和IIC 16.堆和栈 17.如何避免频繁的malloc和free造成的内存碎片 18.反问

1、项目FPGA选型，如何衡量资源大小？2、所用RAM类型，大小，深度及其设置的原因？如果是ASIC会如何设置，有什么不同？3、解帧，组帧的数据流，输入输出。4、数据收发的延迟周期数？5、每次传输的数据量大小？能匹配RAM大小吗？6、关于仿真，激励怎么写的，用的什么工具？验证完备吗？验证用了多久？7、频率和位宽？实际带宽能到多少？怎么测出来的？8、有时序违例吗？CRC校验位数？CRC校验对时序的影响？9、接收有做缓存吗？处理时间够吗？考虑过反压吗？10、DC工艺库？哪些输入文件？功耗分析，有哪些组成？面积分析，时序和组合部分分别是多少？11、做了哪些约束？uncertainty设置的依据？set up和hold分别是多少？12、综合的步骤？

岗位： SOC设计工程师 (已收到意向)时间： 约50分钟这次面试官非常注重考察候选人对过往设计经验的深度理解和思考，不只是问“做了什么”，而是反复追问“为什么这么做”以及“还能怎么做”。一、 技术深度考察方向面试的核心是围绕简历上的项目经历，从不同维度进行提问，考察基本功和设计思维。系统架构与设计能力：要求阐述一个你负责的、最复杂的数字系统的顶层架构。 深入探讨系统内的总线设计，比如主次总线的选择、协议的考量以及不同总线间的桥接。 关于多时钟域的设计，会提问时钟方案是如何规划的，以及为什么选择特定的频率，考察对时钟和功耗平衡的理解。 性能与时序收敛能力：要求分析自己设计中，时序最紧张的路径出...

我绩点真实排名大概50%，然后官网简历写的是前30%，已经结了意向了，假如明年入职了，会查这个吗。早知道就写真实情况了