本文首发于【公众号——FPGA探索者】      单选11~20          11. DFT 可测性设计       11. 关于 DFT（design for test）的描述，错误的是（）        答案：A       解析：              （1）DFT 的 At-speed Test 采用芯片 PLL 的高速时钟对寄存器的 setup 和 hold 进行测试，A 错；              （2）DFT 测试过程通常会消耗大量的动态功耗，大量采用门控，降低动态功耗；              （3）DFT 的主要目的是发现芯片在生产过程中出现的缺陷，C 对；              （4）寄存器扫描链是一种常用的 DFT 技术，D 对；                 DFT 常用技术：       （1）扫描链（Scan Chain），主要针对寄存器等逻辑；       （2）BIST，内建自测试逻辑（Bulit-in Self Test），主要针对 ROM 和 RAM 等存储器；       （3）边界扫描（Bounary Scan），主要针对输入输出引脚，比如使用 JTAG 技术；              12. 逻辑综合工具       12. 以下哪个工具不具备逻辑综合功能？           答案：C       解析：              ModelSim是用于仿真。         Synplify和 Design Compiler 是专业的综合工具；         ISE 是 Xilinx 针对 7 系列以前的器件的工具，具有综合、布局布线、仿真、下载功能，对 7 系列及以后的用 Vivado。               13. 静态功耗       13. 对芯片静态功耗影响最大的是哪一项？        答案：D       解析：              Ps = Is* VDD，静态功耗 = 静态工作电流 * 工作电压；              静态功耗两个主要因素：漏电流，工作电压       其中漏电流与工艺有关，随着工艺升级，晶体管阈值降低，漏电流变大，静态功耗变大。                           动态功耗：              Pd =VDD * C * F              与工作电压、工作频率、工作的负载电容有关。           14. 竞争冒险       14. 组合逻辑电路中的冒险是由于（）引起的？                         答案：D          解析：                 各信号到达目标位置的时延不同，造成竞争，竞争可能导致冒险（也可能没有冒险）；          消除冒险：          （1）增加冗余项          （2）增加选通信号（高电平）          （3）引入封锁脉冲（低电平）          （4）增加滤波电容          （5）采用可靠性编码                            组合逻辑电路出现的是竞争冒险问题；                 时序逻辑电路出现的是亚稳态问题；                     亚稳态：          与数据相关的是 setup/hold（建立时间/保持时间），          与异步复位有关的是 recovery/removal（恢复时间/移除时间）。                     15. 指令系统          15. 指令系统中程序控制类指令的功能是（）？                             答案：B          解析：                   程序控制类指令包括跳转指令，循环指令，子程序指令以及中断指令，控制程序的执行顺序。                            冯诺依曼系统 5 大单元：          （1）控制器，程序执行、跳转；          （2）运算器ALU，算数和逻辑运算；          （3）存储器，程序指令和数据存放在一起；          （4）输入设备，人机交互；          （5）输出设备，人机交互；                                哈佛系统：                 与冯诺依曼系统的最大区别：程序指令和数据分开存放，可以同时取指令并取对应的操作数，能够重叠；                                16. 滤波器          16. 在对信号做降采样前添加滤波器，一般需要添加什么样的滤波器，完成什么功能？           答案：C       解析：              低通滤波器，具有抗混叠功能，又叫抗混叠滤波器。              功能：滤除高频成分，否则在抽样时由于高频成分存在，可能造成不满足fs = 2fc 的采样定律（其中 fc 为被采样信号的最高频率）；                       17. 运算时间计算       17. 假设一个 cycle 只能完成一个（8 bit *8bits）或一个（17 bits + 17 bits）操作，那么设计 16 bits* 16 bits 乘法最少可以多少个 cycle 完成？        答案：C       解析：              AB * CD，其中 A、C 是高 8 位，B、D 是低 8 位；              （1）先求 AD、BD、AC、BC，并行计算，每个都是 8 bits * 8bits，一个 cycle；              （2）上面 AD 等结果都是 16 bits，高位放到高位，低位放到低位，相同位的相加，16 bits + 16 bits 结果为 17 bits 才能保证不溢出，这里相加需要 1 cycle；              （3）根据相加结果，判断是否需要向前进位，需要 1 cycle；                       18. 负反馈电路       18. 下面哪项不是负反馈电路？                  答案：C          解析：                 负反馈四种：                 电压串联，电压并联，电流串联，电流并联；                                19. 线与逻辑          19. 如下关于“线与”逻辑的描述，错误的是：               答案：B          解析：                 线与在输出端加上拉电阻，OC 与 OD 都可以线与。                     OC：集电极开路（Open Collector） OD：漏极开路输出（Open Drain） OC门是三极管，OD门是场效应管。                    20. FPGA 基础知识          20. 下列说法正确的是：               答案：B          解析：                     可以使用 LUT 实现，也可以使用 DSP；                        对；                        更低；                        属于时钟约束；                    对时钟延时 clock latency，有 2 种：           （1）Source clock latency：时钟源延时，从时钟源到达模块的时钟输入端口的延时（片外延时）；          （2）Network clock latency：时钟网络延时，从模块的时钟输入端口到达触发器的时钟输入端的延时（片内延时）；            本文首发于【公众号——FPGA探索者】