2023-03-31 16:37 门头沟学院 Java
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java选手搞verilog被难住
有没有verilog大佬出来救命，我搞的dds信号发生器，系统时钟50m，dac二分频25m，然后12bit4096个点，高频失真，在100k后面就变成锯齿了
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