华为海思 asic 没收到机考

哇，历经几个月，暑假有个初创公司的实习，但是太牛马，干没多久跑路，钱也没要。然后9月开始秋招，面一个挂一个，全是测评和笔试，这个月小米，同盾科技，得物笔试挂。终究是我太菜。全志科技技术面过终面hr面挂。manteia笔试过，技术面太匆忙没准备挂。还有一堆测评做了没啥用，噢噢还做了太平保险的ai面试。投恒生电子开发直接挂，泡池子但被交付工程师捞，10月9号笔试。但9月30，一下子拿了俩个offer，一个是在29号面的深圳的开发岗，过了，待遇不错，30发offer。一个是30号还没睡醒，一个电话崩过来面试，我猝不及防，浙江的但也过了。遂选深圳的offer。俩offer都是开发岗。总的来说，我是屡战屡败，再屡战屡败，虽说是实习offer，但有转正资格，我下一步尽量转正。秋招心态最重要，是个持久战。我先告一段落，先实习去喽😆。   总之，一路走来好心酸

芯片，这次的 Verilog 题目比之前难啊，是我的错觉吗

8.5 投递8.8 笔试8.15 一面8.20 二面 一面 70min友善的年轻面试官，玄戒部门，虽然个人经历和面试官业务方向不是很匹配，但面试官仍然负责地看完简历耐心交流，无kpi无压力，一改往日我对小米的偏见——这还是挂我4次实习简历的小米吗1. 自我介绍，面试官也介绍了玄戒部门业务2. 对实习和简历项目依次过问，宏观层面交流居多，没有抠项目细节（可能因为经历匹配度不高）3. 项目验证 debug过程是怎样的，总线default slave，decoder，error response4. 围绕项目提问八股， axi的cacheable和bufferable的区别，wrap传输和地址对齐，...

一面-技术（50分钟） 1、自我介绍 2、项目提问（问了两个设计项目，主要问动态调整流水架构和项目中低功耗设计，项目flow会问的比较详细，不合理的地方面试官会反问） 3、如何进行时序分析和优化，对不同的工艺角，采用哪些应对措施？ 4、在算法硬件实现过程中，如何确保浮点运算和定点运算转换的精度损失在可接受范围内（因为简历上有FPGA的算法部署） 5、常见的跨时钟域处理方法（握手信号、异步 FIFO 等），说明其工作原理和使用场景 6、MIPI - CSI，设计CSI怎么解决信号反射？传图像有噪声，怎么定位问题？ 7、LVDS、TMDS的了解（都知道，简单回答了一下，没详细聊，知道即可） 二面-...