海康威视FPGA实习面经➕复盘➕内推

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✨笔试内容
编程题(C语言):链表操作、数组排序等(中等难度)。
FPGA基础:
时序逻辑和组合逻辑的区别?
跨时钟域处理方法(FIFO、握手协议等)。
Verilog实现4位计数器(手撕代码)。
简答题:FPGA开发流程、亚稳态成因及解决措施。

✨技术一面(重点考察项目+基础)
自我介绍(突出FPGA相关项目经验)。
项目深挖:
详细说明某个FPGA项目的设计架构、遇到的时序问题及解决方法。
如何优化资源利用率?是否做过功耗分析?
专业问题:
FIFO深度计算(给出读写频率,手算公式)。
状态机设计:两段式和三段式的区别。
时序约束中 create_clock 和 generate_clock 的区别。
手撕代码:用Verilog实现序列检测器(检测1011)。
反问环节:团队主要方向、实习期培养计划。

✨技术二面(综合能力+场景题)
简历补充提问:
项目中是否使用过AXI协议?具体应用场景?
对FPGA开发中仿真验证的理解(UVM/VCS等工具)。
场景题:
设计一个图像采集系统(涉及CameraLink接口和DDR缓存)。
如何解决多时钟域下的数据同步问题?
开放问题:
如果项目进度延迟,你会如何协调?
对海康业务(如安防、智能硬件)的了解?

✨HR面
实习时长、到岗时间确认。
个人职业规划,是否愿意长期发展。
团队合作中遇到冲突如何解决?
期望薪资(实习薪资一般固定,可回答“按公司标准”)。

✨面试体验 & 建议

准备重点:
熟记FPGA基础知识(时序分析、跨时钟域、常用IP核)。
项目经历需清晰表述技术细节和优化思路。
刷《Verilog数字系统设计教程》和《FPGA原理与结构》相关例题。
避坑提示:
避免对简历中不熟悉的技术栈过度夸大。
手撕代码需注意代码规范(如非阻塞赋值、低功耗设计)。
内推优势:进度快且可跟进内推人查询结果,建议尽早投递!

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全部评论
您好 可以问一下是这个fpga是数字逻辑设计还是就是fpga工程师 我投递的数字逻辑设计 笔试题没有选择 全是这种编程吗 而且我看没verilog编辑器 只有c的
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发布于 04-01 15:04 浙江
海康威视笔试可以带草稿纸吗
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发布于 04-14 13:53 江苏

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06-20 23:04
已编辑
门头沟学院 数字IC前端设计
本硕期间看了很多帖子的求职经验分享,个人感觉很是受用。回馈社区,遂写下本人2025届秋/春招经验分享,希望对后来者有借鉴作用。😁写在前面22年刚读研时看起来数字IC/FPGA形式一片大好,本人本科期间参加比赛用过FPGA也挺感兴趣,就打算继续以数字IC/FPGA为求职方向,然而诸位也可以看到现在数字IC要求水涨船高,学历、项目、实习或者比赛,有些公司还对细分的方向有要求,而至于FPGA,岗位HC也是比较少的。已经过了如21、22年会点verilog学历好点就能拿高薪的时候了,后面同学选择数字IC/FPGA请慎重考虑。offer情况:海思、小米、长鑫、中兴(硬件)、诺瓦(FPGA)、比亚迪、TCL(FPGA)、京东方(电路设计)、宏芯宇、38所、615所和航天科工多个研究所等🤔个人bg:本硕双二(非西电、北邮),有竞赛(国奖),实习(中厂一年),论文:SCI一篇,EI一篇(因为是算法方向,对于找私企没用,投研究所有用)🤠投递情况24年四月末开始投递暑期实习就发现不对劲了,没几个能投的(笑死),四月末面了联发科的数字IC实习,个人到现在来说感觉联发科的面试官是所遇到的最平和、专业、认真对待面试者的,三个面试官,不同方向的,针对你的项目提问,对我优化简历和提高面试技巧很有用,不过他们家好像没有秋招HC,实习第一场面得他家确实因为我菜被刷了,秋招投的合肥base复试完面试官说后面HR联系我,结果到现在快一年了官网我还是复试-待处理....,并且在加的群里没看到数字ICoffer的。(总的来说还是建议大家可以参加联发科的练练手,他家秋招开的挺早,去年六月底笔试,七月份面试。)然后五月初面了华子的,主管面寄了,主管板着脸,声音让我想起来小学的老校长233,对着简历问我验证的,好吧,我没准备验证,直接说话全程结巴,寄了,导致我去补了两个月的验证知识点,好吧,秋招也没用到。实习就面了这两家,全寄(笑死)。然后六七月份优化简历,面了一些小厂练手,七月份面诺瓦提前批。八月份面试开始多了,主要是研究所(他们进学校挺早的),还有小米SOC,九月份面了华子、中兴、TCL、比亚迪、达发科技和一些所等。这里点名批评达发科技,大家可以注意一下这家,他家周末面试,两轮合在一起,面试完了等两天发了个预录取邮件,丫的我还加了他们HR问了是不是稳了,和我说是的,等着国庆节第二天打电话谈薪就行了,然后我就打算签他家了,把八九月拿的offer释放了,九月最后一周的面试也拒了,然后等到国庆第二天我没收到电话,问了群里别人有收到电话,赶紧问HR,她说我排序靠后等前面有人拒了才到我,丫的敢情他家的预录取是进池子,坑人不浅。国庆回来抓紧继续面试.....(sad)然后国庆回来继续面了几个中厂,又去舔回来两个之前拒了的,确实尴尬,但是那会确实焦虑,和朋友说了他劝我试试,所以嘛也是有可能舔回来的。。。。十月份签约结束秋招,没办法导师论文逼得紧,丫的,三年过得可苦了,不指导还要发“高水平论文”,还要给他干项目,天天拿延毕吓人,也不算吓人,毕竟他之前确实有过把一个实验室的全延毕半年到一年。。。。。三月份有时间又面了兆易、长鑫、思特威等,这时候已经签了,就是面试看看行情一面挂:华创微、格兰若、斯特威、兆易创新等二面挂:联发科、国科微、视源股份等三面挂:佰维存储(很奇怪这家,技术面三面,最后无疾而终)后面拒面的:长川、新凯来、记忆科技、泰凌微、龙迅半导体、中芯、汇川、景嘉微、海信等。🤓最后刚整理完毕业资料,稍后会更新之前各个公司的面试经历,写下这些也是对自己一段时间的总结。欢迎各位同学在评论区讨论数字IC/FPGA/硬件相关问题,以及大家对于后面职业规划的思考
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