IC笔试面试经验分享之大疆(二)
4、IC 设计工程师
主要是前端设计(包括 FPGA)和前端验证:时序、FPGA 资源、异步处理、FIFO、综合、数字滤波、验证写代码 SystemVerilog、C 语言;
5、FPGA 方向
笔试题
涉及的方面较为广泛,主要有 SATAT、概念理解、进制换算、常用滤波算法实现、编写去除毛刺的程序、简答题等。
6、
1、FIFO 深度的计算
2、正则表达式
3、SV 的约束语法
4、五级流水指令
5、数字信号处理里面的采样频率和截止频率相关
6、滤波器的 verilog 代码
7、一个时钟可完成 8bit*8bit 或 17bit+17bit+17bit,问完成 16bit*16bit 至少需要几个时钟周期
7、芯片岗
笔试
1、 序列检测器 verilog 状态机
2、 进行一个运算单元的设计,实现 A[7:0]*1111_1011,请尽量用最少的资源实现
3、 C 语言编写整数转换为 ASCII 码
4、 异步复位信号同样需要和时钟满足 recovery time 和 removal time 才能有效进行复位操作和复位释放操作,防止输出亚稳态
5、 面积优化、速度优化方法
8、模拟/射频工程师岗:
主要是拉扎维模拟 cmos(华为)还有部分电源和 adc 的问题
模电(vivo)
射频微电子 拉扎维、微波工程
#23届找工作求助阵地##大疆##我的实习求职记录#
主要是前端设计(包括 FPGA)和前端验证:时序、FPGA 资源、异步处理、FIFO、综合、数字滤波、验证写代码 SystemVerilog、C 语言;
5、FPGA 方向
笔试题
涉及的方面较为广泛,主要有 SATAT、概念理解、进制换算、常用滤波算法实现、编写去除毛刺的程序、简答题等。
6、
1、FIFO 深度的计算
2、正则表达式
3、SV 的约束语法
4、五级流水指令
5、数字信号处理里面的采样频率和截止频率相关
6、滤波器的 verilog 代码
7、一个时钟可完成 8bit*8bit 或 17bit+17bit+17bit,问完成 16bit*16bit 至少需要几个时钟周期
7、芯片岗
笔试
1、 序列检测器 verilog 状态机
2、 进行一个运算单元的设计,实现 A[7:0]*1111_1011,请尽量用最少的资源实现
3、 C 语言编写整数转换为 ASCII 码
4、 异步复位信号同样需要和时钟满足 recovery time 和 removal time 才能有效进行复位操作和复位释放操作,防止输出亚稳态
5、 面积优化、速度优化方法
8、模拟/射频工程师岗:
主要是拉扎维模拟 cmos(华为)还有部分电源和 adc 的问题
模电(vivo)
射频微电子 拉扎维、微波工程
#23届找工作求助阵地##大疆##我的实习求职记录#
全部评论
6是什么岗呢😬
相关推荐
03-05 13:31
郑州轻工业大学 Java
书海为家:实习是成为大厂正式员工很好的敲门砖,看您的简历中有一段实习经历,挺好的。我来给一点点小建议,因为毕竟还在学校不像工作几年的老鸟有丰富的项目经验,面试官在面试在校生的时候更关注咱们同学的做事逻辑和思路,所以最好在简历中描述下自己实习时做过项目的完整过程,比如需求怎么来的,你对需求的解读,你想到的解决办法,遇到困难如何找人求助,最终项目做成了什么程度,你从中收获了哪些技能,你有什么感悟。 点赞 评论 收藏
分享
03-17 13:56
湖南大学 Java 点赞 评论 收藏
分享
点赞 评论 收藏
分享
