兆易逻辑设计验证面试

一面:
手画项目架构图
问跨时钟域,时序约束,低功耗,
手画门控时钟电路and波形
感觉问到后面大家都有一点无言以对
二面:
应该是项目加一些八股,
有个问题印象比较深刻,
问到锁存器有没有建立时间,
当时觉得触发器才有,
现在回过头看看可能内部有反馈结构的器件都会涉及到吧
三面:
普通hr面 #发面经攒人品#
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