1、数字 IC 设计笔试题：1、 单比特信号去毛刺，4 个时钟周期之内都算是毛刺，请设计电路去除毛刺，用 verilog写出来。2、 现有一个系统，系统中有 3 个主要模块，数据处理模块 A，proc_A,FIFO fifo,数据处理模块 B，proc_B,它们之间的连接关系如下图。proc_A 中有 8 级寄存器流水线，proc_B 中有 12级流水线，在工作中 proc_A 每 1 个时钟周期向 fifo 发送一个数据，如果接收到了 fifo 产生的 aful 信号（表示 fifo“快满了”），此时 proc_A 模块的输入端会停止输入，但 A 的流水线中的数据会继续向 fifo 发送，在 aful 信号拉低后，proc_A 不会立即接收外部输入数据，而是检测自身流水线中没有残余数据后，再开始接收外部数据；proc_B 中有 12 级寄存器流水线，每 2 个时钟周期从 fifo 取一个数据出来。现在此系统的设计目标是：保证数据不丢失的前提下，尽可能的提高系统运行效率，请问 fifo 的最小深度应该为多少？aful 信号应该在什么时候被拉高比较合适？面试环节1、讲讲什么是 sta2、手写 3 分频占空比 50%的 verilog 代码2、数字 ic 实习笔试题1、毛刺检测2、电路序列检测电路3、最小逻辑实现乘法4、perl 正则匹配面试环节技术面：项目框图，异步 fifo#牛客在线求职答疑中心##我的求职思考##华为信息集散地#