联芸科技IC验证实习一面 有点难度

1.项目拷打
2.如果要配置环境(ENV)里的某个参数,除了config机制,还有其他方法吗?
3.说说interface和virtual interface有什么区别?
4.virtual interface和DUT的interface是怎么连接起来的?
5.描述一下UVM test是怎么运行起来的?比如要跑一个用例,整个平台是怎么跑起来的,test是怎么和TB(Testbench)联系起来的?
6. 具体怎么发起激励(灌激励)?比如要测试outstanding功能,sequence怎么写?
7.在平台里启动sequence有哪些方式?
8.  你觉得在实际项目中,你会常用哪一种?为什么?
9. 你觉得SystemVerilog学得怎么样?主要学了哪些内容?
10. 多态具体指的是什么?
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发一下问题给大家参考,攒攒人品!1. 项目拷打2. 你这个AXI bridge的IP用的是什么样的验证方式?是用的VIP还是自己搭的UVC?3. 能简单介绍一下你整个环境搭建的流程吗?4. 你的VIP是通过什么样的方式集成到环境里的?集成的步骤是怎样的?你做了哪些配置?比如从最顶层到下面做了哪些配置?5. 你是通过什么样的方式把这些IO传到你的环境里的?6. 那你config的具体用法是怎样的?(追问了具体语法和参数含义)7. 你的这个模块主要做了哪些?主要拆分了哪些功能测试点?8. 以outstanding为例,你是如何构造这个case去验证它的outstanding功能?9. 你配置了哪些参数?可以具体描述一下吗?10. 这个outstanding depth是在哪里配置的?11. 它的读写通道的outstanding是一起配置的还是单独配置的?12. 你怎么确定你配置的outstanding depth是有效的?通过波形怎么看?13. 一笔burst返回是通过什么信号去判断的?写数据通道1个burst的最后一个beat,wvalid和wready会握手成功,wlast会拉高,写burst结束是bvalid和bready握手成功,读burst结束是rvalid和rready握手成功并且rlast拉高。14. 描述一下你刚刚那个回答(关于判断outstanding depth)。15. 在这个协议中,我们有严格的要求valid和ready有个先后关系吗?16. 回到这个环境的本身,你的sequence中的数据是通过什么,就是和driver之间的一个握手的逻辑,能简单描述一下吗?
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