题解 | 四选一多路器

`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
//*************code***********//
 reg[1:0]out_reg;
 always@(*)begin
    if (sel==2'b11)out_reg = d0;
    else if (sel==2'b10)out_reg = d1;
    else if (sel==2'b01)out_reg = d2;
    else if (sel==2'b00)out_reg = d3;
 end
assign mux_out = out_reg ;
//*************code***********//
endmodule