数字IC后端面经题目汇总

·  请列举placement阶段可能会施加的所有时序约束和物理约束？

·  Placement做完后需要做哪些检查？

·  为何Timing report中DRC那一项report中Net的数量远小于terms的数量？

·  一个设计placement后Overflow是0.06%H & 1.71%V，请分析当前的Congestion可能原因？

·  一个设计placement后Overflow是0.06%H & 1.71%V，请问当前这个设计实现时选哪种形状会比较好？

·  Placement的一个目标是实现net length最短，为什么会有这个target呢？

·  为什么有时候placement阶段要设置set_clock_latency? 如果设置了set_clock_latency，时钟树综合阶段需要做何处理？

·  Placement阶段需要Fix hold time吗？

·  在placement后的database上为何能看到一些信号线？而且还和pg short了？

·  Placement后你这个cortexa7core后端项目的critical path是出现在哪里？（DPU相关模块）