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面经系列:2020年紫光展锐数字芯片实现岗

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数字IC剑指offer #秋招#
编辑于 2021-01-11 10:43:27 APP内打开
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2020年秋招中,笔者参加了许多公司的数字IC类岗位招聘,积累了丰富的笔面试经验,将为大家带来最全面的数字IC求职前、后端知识分享。在对面试过程进行详细复盘后,我们分别整理了各个公司的 面经 牛客网的同学们参考,也欢迎大家在评论区交流讨论!

岗位:数字IC实现工作地:上海

一面(技术面试)
  1. 自我介绍;

  2. 研究生的主要研究方向是什么?

  3. 为什么想要应聘数字芯片相关的工作?

  4. 简单介绍下数字IC设计流程。

  5. 逻辑综合主要做什么?你有实际做过逻辑综合工作吗?

  6. 你了解SS corner和FF corner吗?综合时应该使用哪个corner?

  7. 综合时需要考虑hold吗?为什么?

  8. 提高时钟频率对setup和hold有什么影响?为什么?

  9. hvt、rvt/svt、lvt有什么区别?

  10. c40、c50是指什么概念?有什么区别?

  11. 你对EDA工具有过了解吗?

  12. Verilog中if-else和case语句综合出来的电路在面积、速度、功耗方面有什么差异?(通常if-else结构速度较慢,占用的面积小,功耗低。case结构速度较快,占用面积较大,功耗高。)

  13. clock uncertainty的概念。

  14. OCV是什么?AOCV和POCV的区别?

  15. 你的意向工作地。

  16. 你的学习成绩情况。

  17. 同步复位和异步复位在RTL写法和电路结构上有什么区别?

  18. 你有了解过DFT吗?简单介绍下。

  19. function和task的区别。

  20. 写Verilog的时候,组合逻辑和时序逻辑的写法有什么区别?

  21. 提问环节。

    1. 芯片数字实现设计工程师的工作职责及工作分工:综合&STA、DFT

    2. 应届生的入职培训体系

二面(主管面试)
  1. 二面很快,面试官说就走个流程。
  2. 自我介绍。
  3. 意向工作地是哪里?offer情况。你的想法、选择意愿?
  4. 14nm甚至7nm工艺下超大规模数字集成电路的复杂度越来越高、时序越来越复杂,你认为在整个芯片层面上来看,现在会面临什么问题?当前或未来应该怎么样解决,往哪些方面努力?你有什么样的想法和看法?(目前先进工艺下,数据化设计、数据挖掘及建模非常重要。另外,流程共建、共享,中前端的correlation。多个项目数据分析、经验总结积累。)

三面(主管面试)
  1. 面试官说5分钟左右就可以。
  2. 自我介绍;
  3. 介绍下数字后端流程;
  4. 了解时钟树的结构吗?H-tree和X-tree有哪些区别?
  5. IR drop的概念,对电路有什么影响?
  6. 如果给你5年时间,你希望在本领域成为什么样的人?
  7. 提问环节。

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