题解 | #根据状态转移表实现时序电路#

`timescale 1ns/1ns

module seq_circuit(
      input                A   ,
      input                clk ,
      input                rst_n,
 
      output   wire        Y   
);
    reg             Q1,Q0 ;
always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        Q1 <= 1'b0 ;
    end
    else begin
        Q1 <= Q1 ^ Q0 ^ A ;
    end
end

always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        Q0 <= 1'b0 ;
    end
    else begin
        Q0 <= ~ Q0  ;
    end
end
assign  Y = Q1 & Q0 ;
endmodule