西安诺瓦电子科技有限公司FPGA工程师面经

#通信硬件人笔面经互助# 面试项目做完就挂掉了，面试管的评价：（1）代码风格不好，主要体现在缩进不对，评价为：没有经过严格的rtl代码训练。（2）代码实现方法不好，硬件代码强调面积（与软件代码强调时间空间复杂度不同） 。在做项目时候使用case会增大芯片面积。（3）细节很差，比如：在时序逻辑中使用了阻塞赋值，这是不对的。细节决定成败，代码功能可以不优秀，但是细节应该多多检查。细节决定了人的第一印象改进：（1）学习优秀代码，主要学习代码风格，以及硬件协议实现方法和思路。（2）多看verilog进阶书籍，打好基础（3）一定要注意细节，比如缩进，阻塞赋值等等，这些都会对个人的第一印象产生巨大的影响。

接到了海思FPGA开发面试通知，去参加了面试。感觉面试还好，但有一定难度，给大家分享一下！第一面就是hr面，都是一些基本的个人问题，其实主要问你能不能加班。二面就是技术面，主要是八股，两道简单专业题，做一个智力题，十次以内猜数字。有一定难度，切记面试前专业知识多复习复习。三面就是hr面，问你意向，还有场景题，难度还行，不算太大。三轮下来筛了蛮多人的，公司比较看重专业知识的储备，所以大家一定要在学习的过程中充实自己，希望我也能收到offer吧！

2023.7.29笔试2023.8.8约一面 2023.8.11 一面2023.8.11测评2023.8.15约二面 2023.8.17二面2023.9.13约三面 2023.9.14三面2023.10.9 约offer意向面试 2023.10.11 面试 2023.10.11 oc

海康威视FPGA开发岗面试题目挺有难度的，没通过但也想分享一下面试问题给大家：面试开始，首先面试官要求我简要介绍自己和我的项目经验。我向面试官展示了我的技能和项目经历，特别强调了我在数字电路设计和 FPGA 开发方面的经验。然后面试官问我解释D触发器和 JK 触发器的区别。FPGA 相关问题面试官问我 FPGA 是什么以及 FPGA 的优势是什么。之后，给了我一个 Verilog 模块的代码，并要求我检查其中的潜在问题。相关技术问题问完后就到了开放性问题。面试官问了我在项目中遇到的最具挑战性的问题是什么，以及我是如何解决的，以及在设计中遇到的性能瓶颈和优化策略。大概就是这些问题，希望能帮到大家...