题解 | #无占空比要去的奇数分频#

`timescale 1ns/1ns

module odd_div (    
    input     wire rst ,
    input     wire clk_in,
    output    wire clk_out5
);
//*************code***********//
    reg outs;
    reg[2 : 0] cnt;
    assign clk_out5 = outs;

    always @(posedge clk_in or negedge rst) begin
        if (!rst) cnt <= 0;
        else if (cnt == 4) cnt <= 0;
        else cnt <= cnt + 1;
    end

    always @(posedge clk_in or negedge rst) begin
        if (!rst) outs <= 0;
        else if (cnt == 0) outs <= ~outs;
        else if (cnt == 2) outs <= ~outs;
        else outs <= outs;
    end

//*************code***********//
endmodule