【开卷】第六期 ​2022紫光展锐数字芯片提前批笔试

 单选题（每题2分 共20题）

1/38一个八位D/A转换器最小电压增量为0.01V，当输10011100时，输出电压为（  ）V

A 1.28

B 1.45

C 1.54

D 1.56

2/38下述概念中不属于面向对象这种编程范畴的是（）

A对象、消息

B继承、多态

C类、封装

D过程调用

3/38组合逻辑电路通常由（ ）组合而成

A记忆元件

B门电路

C计数器

D以上都正确

4/38三极管作为开关时工作在什么区域（）

A饱和区+放大区

B击穿区+截止区

C放大区+击穿区

D饱和区+截止区

5/38在C语言中（以16位PC机为例），5种基本数据类型的存储空间长度的排列顺序为（）

A char<int<long int<=float<double

B char=int<long int<=float<double

C char<int<long int=float=double

D char=int=long int<=float<double

6/38下面表达式计算结果为4的是（）

A 11/3

B 11.0/3

C (float)11/3

D (int)(11.0/3+0.5)

7/38关于this指针使用做法正确的是（）

A 保证每个对象拥有自己的数据成员，但共享处理这些数据的代码

B 保证基类私有成员在子类中可以被访问

C 保证基类保护成员在子类中可以被访问

D 保证基类公有成员在子类中可以被访问

8/38在timescale 1ns/10ps的条件下，仿真器在6125ps时的打印时间格式为（）

A 6

B 61

C 613

D 6125

9/38下列描述中采用时钟正沿触发且reset异步下降沿复位的代码描述是（）

A always@(posedge clk or negedge reset) if(reset)

B always@(posedge clik or reset) if(reset)

C always@(posedge clk or negedge reset) if(reset)

D always@(negedge clk or posedge reset) if(resent)

10/38一个数组元素a[l]与下面哪个表示等价（）

A *a+1

B a+1

C *(a+1)

D &a+1

11/38在systemverilog中声明随机变量的关键词为（）

A randa

B randc

C randomize

D urandom_range

12/38在设计中出现端口和驱动该端口位宽不匹配的情况，verilog/systemverilog默认处理方法错误的是（）

A如果端口的位宽和驱动该端口的信号位宽相同，则该值可以无变化的通过该端口

B如果驱动端口比端口的接收端的位宽多，则驱动信号的高位bit会被截断

C如果驱动端口比端口的接收端的位宽多，则驱动信号的低位bit会被载断

D如果驱动端口比端口的接收端的位宽少，则依据verilog的赋值规则进行高比特位扩展

13/38 linux下，删除文件命令是（）

A mkdir

B rm

C mv

D del

14/38 

timescale 1ns/1ps

fork

begin #1;end

begin #2;end

join_none

$display($time);

上述代码中需要等待多长时间？（）

A 1ns

B 2ns

C 0ns

D 3ns

15/38构成C语言程序的基本单位是（）

A 函数

B 过程

C子程序

D 子例程

16/38 在veriliog HDL的always块语句中的语句是如何执行的

A 顺序

B 并行

C 顺序或并行

D 不一定

17/38在C语言中，一个int型数据在内存中占2个字节，则unsigned int型数据的取值范围为

A 0~255

B 0~32767

C 0~65535

D 0~2147483647

18/38以下哪些是第三代移动通信标准

A EDGE

B TD-SCDMA

C LTE

D WIFI

19/38循环体至少被执行次的语句是

A for循环

B while循环

C do循环

D 任何一种循环

20/38 Verilog HDL中信号没有定义数据类型时，缺省为什么数据类型

A reg

B wire

C tri

D z

多选题（共15题，每题两分）

21/38下面哪个选项不可以消除hold time violation

A 插入buff

B 提高时钟频率

C 降低时钟频率

D 提高电压

22/38下面那些是基于Systemverilog的验证方法学?

A VMM

B OVM

C UVM

D AVM

23/38下面哪种方式可以对时序进行检查

A 即时断言

B 开发断言

C 建立时间约束

D 保护时间约束

24/38芯方中设计***耗密度过大，会产生什么不良影响

A Hot-spot

B电压下降

C不满足时序约束

D封装成本变高

25/38数字电路的验证维度有哪些

A完备性

B复用性

C高效性

D满足性能

26/38在验证中下列关于代码覆盖描述错误的是

A代码覆盖率包括语句覆盖率

B代码覆盖率包括条件覆盖率

C代码覆盖率包括功能

D代码覆盖率达到100%说明所有Bug已清除

27/38关于systemerilog中new操作的下列描述中，错误的是

A 它可以用来动态创建对象和对象数据

B使用它创建对象时调用构造函数

C new操作被定义成一个需要有返回类型的函数

D使用它创建对象数组时必须指定对象的初始值

28/38以下同步逻辑电路和异步逻辑描述正确的是（）

A同步逻辑电路是时钟之间没有固定的因果关系，异步逻辑电路是各时钟之间有固定的因果关系

B同步逻辑是由时序电路（寄存器和各种触发器）和组合逻辑电路构成的电路，其所有的操作都是在严格的时钟控制下完成的。

C异步逻辑电路不同时钟域之间不需要进行时钟同步

D 异步逻辑可能存在多个时钟信号，或者不存在时钟信号，电路中一个逻辑的变化就会引起整个电路逻辑的变化。

29/38超大规模集成电路计中，为了高速设计，采取以下哪些措施

A 流水线设计

B 并行化设计

C 资源共享

D 串行化设计

30/38竞争冒险现象可以怎样消除？

A 加入滤波电容

B引入同步机制

C不加选通信号

D增加冗余逻辑

31/38下列关于Setup/Hold Time说法正确的是?

A如果DFF的Hold时间不满足，通常可以通过增加数据路径延时来解决

B如果DFF的Setup时间不满足，通常可以通过增加数据路径延时来解决

C如果DFF的Hold时间不满足，通常可以通过增加时钟路径延时来解决

D如果DFF的Setup时间不满足，通常可以通过增加时钟路径延时来解决

32/38下列数据类型中属于四状态类型的有哪些

A int

B logic

C bit

D time

33/38低功耗电路实现的方法有

A 降低工作电压

B增加负载电容

C降低电路面积

D尽可能提高电路性能

34/38请找出以下总线中的串行总线

A AXI 

B SDIO

C UART

D IIC

35/38下列哪些方式可以减少亚稳态问题的影响

A 提升系统时钟频率

B 用反应更快的FF

C 架构上增加data toggle rate

D 改善时钟质量

简答题（共3题，共30分）

36/38请判断如下说法是否正确，并针对错误描述具体原因?

1.可以通过两级触发器防止亚稳态传播，也可以用来同步多bit信号；

2.时钟域A的多bit信号一定要经过同步才能被时钟域B采用；

3.如果DFF的hold时间不满足，可以通过降低时钟频率来解决；

4.假定没有毛刺产生，异步复位信号可以不管时钟，只要复位信号满足条件，就能完成复位动作；

37/38在一个CPU系统中，有2个Mster通过个2x1的AXI总线访问一个Slave，简述如何构造验证场景来进行验证，并保证验证的完备性

38/38

1.请列出SRAM与DRAM的不同之处?

2.请列出一般系统中的Memory hierarchy.并解释系统中为何需要将存储器分层