【开卷】第22期 泰凌微2022数字芯片笔试题

泰凌微电子2022数字IC笔试

时间2021.8.11

单选（2分）

1/38.#UDLY语句可以被综合成延时电路

A.正确

B.错误

2/38.以下verilog变量名合法的是

A. 3sum

B. a/b

C. ab@cd

D. subSme_

3/38.如下对于procedural block说法错误的是

A.代码中的procedural block是同时执行的

B. initial和always procedural block可以嵌套

C. initial procedural block只执行一次

D. always procedural block可以循环执行

4/38.下面那个不是IC设计前端的FLOW

A.RTL设计

B.综合

C.门级验证

D.布局布线

5/38.下面哪种不属于Vim编辑器的工作模式

A.命令模式

B.插入模式

C.底行横式

D.列操作模式

6/38.下面哪个是最简单的逻辑门

A.与门

B.成门

C.非门

D.与非门

7/38.如下的几个Verilog描述层次中，我们常用的是哪个层次

A. Gate Level

B. Algorithmic

C. Register Transfer Level

D. Switch Level

8/38.在systemverilog中声明随机变量的关键词为

A. randa

B. randc

C. tandomize

D. urandom_range

9/38.linux常用命令中，下列哪个命令用于修改文件的所属群组

A. cat

B. cbgrp

C. chown.

D. chmod

10/38.在systemverilog中，可以在哪里定义类

A. program

B. module

C. package

D.以上都可以

11/38.正确描述FIFO特性的为

A.将满信号(almost_full)和将空信号(almost_empty)是必须使用的

B.FIFO可以作为数据缓冲模块

C.满信号在读时钟域产生

D.FIFO可以通过写入地址直接访问

12/38.以下哪个不属于面向对象编程（OOP）特性

A.封装

B.继承

C.多态

D.重载

13/38. systemverilog中以下语句中哪一个表示等待至少一个进程完成，然后再执行后继的语句

A. fork_join

B. fork_join_none

C. fork_join_any

D. fork_join_one

14/38. systemverilog中能够从当前for循环或者while程序块中跳出并运行下一段程序的语句是

A. continue

B. break

C. stop

D. finish

15/38.用补码方式表示的有符号二进制数1011.10换算成十进制为多少

A.-4.5

B.4.5

C.-5.5

D.5.5

16/38.下列哪种常用电平标准是单端的（）

A.PECL

B.LVDS

C.RS485

D.RS232

17/38.以下的哪个timescale directive定义下，#1.23表示1.23ps

A. timescale1ps/10fs

B. timescale 1ps/100fs

C. timescale 1ns/1ps

D. timescale 1ns/1ops

18/38.修改文件夹"test"以及其下面的所有文件权限为User自己可读可写可执行，Group和Other设定为仅仅可读

A. chmod-R 755 test

B. chmod-R 744 test

C. chmod-R 722 test

D. chmod 755 test

19/38.下面哪个phase在UVM tree中是按照自上而下的顺序执行

A. build_ phase

B. connect_ phase

C. end_ of_ elaboration_ phase

D. start_ of_ simulation_ phase

20/38.下面那些systemverilog数据类型不是双状态数据类型

A. bit

B. int

C. real

D. byte

多选题（共15题，每题2分，共30分）

21/38.下列哪些方式可以减少亚稳态问题的影响

A.提升系统时钟频率

B.用反应更快的FF

C.架构上增加data toggle rate

D.改善时钟质量

22/38.芯片中设计***耗密度过大，会产生什么不良影响

A. hot-spot

B.电压下降

C.不满足时序约束

D.封装成本安高

23/38.下列数据类型中属于四状态类型的有哪些

A. int

B. logic

C. bit

D. time

24/38.关于systemverilog中new操作的下列描述中，错误的是

A.它可以用来动态创建对象和对象数组

B.使用它创建对象时要调用构造函数

C.new操作被定义成一个需要有返回类型的函数

D.使用它创建对象数组时必须指定对象的初始值

25/38.数字电路的验证维度有哪些

A.完备性

B.复用性

C.高效性

D.满足性能

26/38.下面哪个选项不可以消除hold time violation

A.插入buff

B.提高时钟频潮

C.降低时钟频率

D.提高电压

27/38.以下同步逻辑电路和异步逻辑电路描述正确的是

A.同步逻辑电路是时钟之间没有同定的因果关系。异步逻辑电路是各时钟之间有固定的因果关系

B.同步逻辑是由时序电路（寄存器机各种触发器）和组合逻辑电路构成的电路，其所有操作都是在严格的时序下完成的

C.异步逻辑电路不同时钟域之间不需要进行时钟同步

D.异步逻辑可能存在多个时钟信号，或者不存在时钟信号，电路中一个逻辑的变化就可能引起整个电逻辑的变化

28/38.下面那些是基于Systemverilog的验证方法学?

A. VMM

B. OVM

C. UVM

D. AVM

29/38.在验证中下列关于代码覆盖率描述错误的是

A.代码覆盖率包括语句覆盖率

B.代码覆盖率包括条件覆盖率

C.代码覆盖率包括功能

D.代码覆盖率达到100%说明所有Bug已消除

30/38.低功耗电路实现的方法有

A.降低工作电压

B.增加负载电容

C.降低电路面积

D.尽可能提高电路性能

31/38.下面哪种方式可以对时序进行检查

A.即时断言

B.并发断言

C.建立时间约束

D.用保持时间约束

32/38.超大规模集成电路设计中，为了高速设计，采取以下哪些措施

A.流水线设计

B.并行化设计

C.资源共享

D.串行化设计

33/38.竞争冒险现象怎样可以消除

A.加入滤波电容

B.引入同步机制

C.不加选通信号

D.增加冗余逻辑

34/38.下列关于Setup/Hold Time说法正确的是?

A.如果DFF的Hold时间不满足，通常可以通过增加数据路径延时来解决

B.如果DFF的Setup时间不满足，通常可以通过增加数据路径延时来解决

C.如果DFF的Hold时间不满足，通常可以通过增加时钟路径延时来解决

D.如果DFF的Setup时间不满足，通常可以通过增加时钟路径延时来解决

35/38.请找出以下总线中的串行总线

A.AXI

B.SDIO

C.UART

D.IIC

简答题（共3题，共30分）

36/38.一个好的验证流程可以在一定程度上保证验证的质量和效率，假设当你要验证一个DUT的时候。你会按照怎样的流程进行验证?请列出每个step并给出详细说明

37/38.请尽量多的陈列数字芯片设计时降低芯片功耗的方法