verilog

BCD 码编码和串并转换电路，第一个时钟周期完成1位10进制数的编码，第二个时钟周期将这4位 BCD 码并行输出。##verilog#

本题要求使用二段式状态机完成题解，我查阅很多资料都显示二段式状态机是第一段时序逻辑用来表示状态的转移，第二段用组合逻辑用来表示状态转移的条件和输出，以下是我写出的代码，本题给予了正确的评价。 然而我仿真后发现，第二段次态状态机在同一个时钟周期后遇到data高后到下一个状态，又遇到data低后又回到本状态，导致次态状态机在时钟上升沿一直处于初始状态，现态状态机也就一直处于初始状态。 `timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg...

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always@(posedge clk or negedge rst_n)begin if(!rst_n)begin Q <= 4'b0; end else begin Q <= {~Q[0],Q[3:1]}; end...