verilog刷题记录

//灵感来源FPGA探索者的视频解析https://www.bilibili.com/video/BV1KL4y1E7GG //使用寄存器和计数器，原解只能每9bit数据检测一次，如果间隔有其他小于9bit的错误数据，那么正确序列到来后将无法改动。 //主要核心实现：compare_reg <= {compare_reg[7:0], a}; //特别注意！！！这里不可以使用 //compare_reg[0] <= a; //compare_reg <= compare_reg << 1'b1; //非阻塞赋值会有延迟，虽然可以编译但是仿真的时候会发现compare...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [3:0] state,next_state; localparam BIT1 = 4'b0000, /*8'b0000_0000,*/ BIT2 = 4'b0001, /*8'b0000_0001,*/ BIT3 = 4'b0010, /*8'b0000_0011,*/ BIT4 = 4'b0011, /*8'b0000_0111,*/ BIT5 = 4'b0100, /*8'b0000_111...

//使用always语句，与reg型变量匹配，但题目要求为wire型，所以定义中间reg型变量mux_out_temp,最后用assign语句传回去。 module mux4_1( input [1:0]d0,d1,d2,d3, input [1:0]sel, output [1:0]mux_out ); //code reg [1:0] mux_out_temp; always@(*) begin case(sel) 2'b00: mux_out_temp=d3; 2'b01: mux_out_temp=d2; 2'b10: mux_out_temp=d1; 2'b11: mux_out_t...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); parameter s0=3'd0,s1=3'd1,s2=3'd2,s3=3'd3,s4=3'd4,s5=3'd5,s6=3'd6,s7=3'd7; reg [2:0] state, next; always @ (posedge clk or negedge rst_n) begin if(~rst_n) begin state<=s0; end else...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); parameter s0=3'd0,s1=3'd1,s2=3'd2,s3=3'd3,s4=3'd4,s5=3'd5,s6=3'd6; reg [2:0] state,next; reg [2:0] counter; always @ (posedge clk or negedge rst_n) begin if(~rst_n) begin state&lt...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); parameter idle=4'd0, A=4'd1, b=4'd2, c=4'd3, d=4'd4, e=4'd5, f=4'd6, g=4'd7, h=4'd8; reg [3:0] state,next; always @ (posedge clk or negedge rst_n) begin if(~rst_n) begin state<=idle; end else begin sta...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg b; always @ (posedge clk or negedge rst_n) begin if(~rst_n) begin b <= 0; end else begin b <= a; end end always @ (posedge clk or negedge rst_n) begin if(~rst_n) begin rise<=1'b0;...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] rom_data [7:0]; ///////////rom内部的数据是按时钟沿变化的。 always @(posedge clk or negedge rst_n) begin if(~rst_n) begin rom_data[0] <= 4'd0; rom_data[1] <= 4'd2; rom_data[2] <= 4'd4; rom_data[3] <= 4...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg a,b; always @ (posedge clk or negedge rst_n) begin if (~rst_n) begin a <= 0; b <= 0; end else begin a <= ~C&a | C&~b; b <= ~C&a | C&b; end end assign Y = ~C&b&a | C&b; endmodule

`timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1 , input D2 , input D3 , output wire Y ); assign Y = ~S1 & (~S0&D0 | S0&D1) | S1&(~S0&D2 | S0&D3); endmodule module sel_exp( input A , input B , input C , output wire L ); data_sel data( .S0(C), .S1(0), .D0(A), .D1(B), .D2(...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire Y2_n , output wire Y3_n , output wire Y4_n , output wire Y5_n , output wire Y6_n , output wire Y7_n ); wire E ; assign E = E3 & ~E2_n & ~E1_n;...

`timescale 1ns/1ns module decoder_38( input E , input A0 , input A1 , input A2 , output reg Y0n , output reg Y1n , output reg Y2n , output reg Y3n , output reg Y4n , output reg Y5n , output reg Y6n , output reg Y7n ); always @(*)begin if(!E)begin Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; Y4n =...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always @(*)begin casex(I_n) 9'b111111111 : Y_n = 4'b1111; 9'b0xxxxxxxx : Y_n = 4'b0110; 9'b10xxxxxxx : Y_n = 4'b0111; 9'b110xxxxxx : Y_n = 4'b1000; 9'b1110xxxxx : Y_n = 4'b1001; 9'b11110xxxx : Y_n = 4'b1010; 9'b111110xxx ...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); //////////////////① always @ (*) begin casex(I_n) 9'b111111111:Y_n = 4'hf; 9'b0xxxxxxxx:Y_n = 4'b0110; 9'b10xxxxxxx:Y_n = 4'b0111; 9'b110xxxxxx:Y_n = 4'b1000; 9'b1110xxxxx:Y_n = 4'b1001; 9'b11110xxxx:Y_n = 4'b1010; 9'b111...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [3:0] p; wire [3:0] g; wire [4:0] c; genvar i; generate for (i=0;i<4;i=i+1) begin:pg_4 pg_gen pg( .a(A_in[i]), .b(B_in[i]), .p(p[i]), .g(g[i]) ); end endgenerate assign ...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [3:0] p; wire [3:0] g; wire [3:0] c; genvar i; generate for (i=0;i<4;i=i+1) begin:pg_4 pg_gen pg( .a(A_in[i]), .b(B_in[i]), .p(p[i]), .g(g[i]) ); end endgenerate assign ...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i; generate for (i=0;i<8;i=i+1) begin:tempalte assign data_out[i] = data_in[7-i];//需要assign以及阻塞性赋值 end endgenerate endmodule

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// //首先一定要声明out与validout是reg型,否则会一直报错无法编译 reg out; reg validout; reg [15:0] d_temp; //这里采用两段式或者一段式均可以，最重要的是这不是边沿触发型而是电平触发型； //其次是输入信号d只有在sel时才会有效...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// //分三段式来写，理解起来会更加简单明了// //由于运算周期为4，因此建立一个周期为四的计数器// reg [2:0] counter; always @ (posedge clk or negedge rst) begin if(~rst) counter<=0; else if...